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Mit den Leistungsoptimierungsoptionen kann die Verbindung der FCoE-Warteschlangen auf dem zweiten Anschluss
einem anderen, nicht in Konflikt stehenden Satz an CPU Cores zugewiesen werden. Folgende Einstellungen würden
SW zu CPUs auf dem anderen Prozessorsockel weisen:
l FCoE – Anzahl NUMA-Knoten = 1: Zuweisung der Warteschlangen auf Cores von einem einzelnen NUMA-Kno-
ten (oder Prozessorsockel).
l FCoE – Start-NUMA-Knoten = 1: Einsatz der CPU Cores vom zweiten NUMA-Knoten (oder Prozessorsockel) im
System.
l FCoE – Start-Core-Offset = 0: SW startet auf dem ersten CPU Core des NUMA-Knoten (oder Prozessorsockel).
Folgende Einstellungen würden SW zum Einsatz eines anderen Satzes von CPUs auf demselben Prozessorsockel
weisen. Hierbei wird davon ausgegangen, dass der Prozessor über 16 Cores ohne Hyperthreading verfügt.
l FCoE – Anzahl NUMA-Knoten = 1
l FCoE – Start-NUMA-Knoten = 0
l FCoE – Start-Core-Offset = 8
Beispiel 2: Einsatz von einem oder mehreren Anschlüssen, denen Warteschlangen über mehrere NUMA-Knoten zuge-
ordnet sind. In diesem Fall wird die Anzahl der NUMA-Knoten für die einzelnen NIC-Anschlüsse auf die Anzahl der
NUMA-Knoten gesetzt. Die Warteschlangen werden standardmäßig gleichmäßig von den einzelnen NUMA-Knoten ver-
teilt:
l FCoE – Anzahl NUMA-Knoten = 2
l FCoE – Start-NUMA-Knoten = 0
l FCoE – Start-Core-Offset = 0
Beispiel 3: Das Display zeigt eine FCoE Port NUMA-Knoteneinstellung von 2 für den betreffenden Adapteranschluss.
Dies ist ein schreibgeschützter Hinweis seitens der SW, dass der optimal nächstgelegene NUMA-Knoten zum PCI-
Gerät der dritte logische NUMA-Knoten im System ist. Die SW ordnet die Warteschlangen dieses Anschlusses stan-
dardmäßig dem NUMA-Knoten 0 zu. Folgende Einstellungen würden die SW anweisen, CPUs auf dem optimalen Pro-
zessorsockel zu verwenden:
l FCoE – Anzahl NUMA-Knoten = 1
l FCoE – Start-NUMA-Knoten = 2
l FCoE – Start-Core-Offset = 0
Dieses Beispiel hebt hervor, dass Plattformarchitekturen eine unterschiedliche PCI-Bus-Anzahl aufweisen und dass
deren Anbringung abweichen kann. Die unten stehenden Abbildungen zeigen zwei vereinfachte Platt-
formarchitekturen. Die erste ist eine geläufige, ältere Architekt vom Stil FSB, in der mehrere CPUs den Zugriff auf einen
einzelnen MCH und/oder ESB teilen, der die Konnektivität zwischen PCI-Bus und Speicher bereitstellt. Die zweite ist
eine neuere Architektur, in der mehrere CPU-Prozessoren über QPI verbunden sind und jeder Prozessor die inte-
grierte MCH- und PCI-Konnektivität eigenständig direkt unterstützt.
Es erscheint sinnvoll, die Zuordnung der Anschlussobjekte wie Warteschlangen so nahe wie möglich am NUMA-Kno-
ten oder einer Reihe von CPUs zu belassen, auf denen auf diese zugegriffen wird. Wenn die Anschluss-
warteschlangen CPUs und Speicher von einem Sockel verwenden, wenn das PCI-Gerät sich auf einem anderen
Sockel befindet, kann es zu einer unerwünschten Nutzung der QPI Prozessor-zu-Prozessor Bus-Bandbreite kommen.
Beim Einsatz der Leistungsoptionen ist es sinnvoll, die Plattformarchitektur zu kennen.
Gemeinsam genutzte Single-Root-PCI/Speicher-Architektur