Datasheet
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User manual Rev. 12.3 — 10 June 2014 535 of 547
NXP Semiconductors
UM10398
Chapter 29: Supplementary information
29.6 Contents
Chapter 1: LPC111x/LPC11Cxx Introductory information
1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.3 Ordering information. . . . . . . . . . . . . . . . . . . . . 8
1.4 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.5 ARM Cortex-M0 processor. . . . . . . . . . . . . . . 18
Chapter 2: LPC111x/LPC11Cxx Memory mapping
2.1 How to read this chapter. . . . . . . . . . . . . . . . . 19 2.2 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Chapter 3: LPC111x/LPC11Cxx System configuration (SYSCON)
3.1 How to read this chapter. . . . . . . . . . . . . . . . . 22
DEVICE_ID register . . . . . . . . . . . . . . . . . . . . .22
C_CAN controller . . . . . . . . . . . . . . . . . . . . . . .22
Entering Deep power-down mode . . . . . . . . . .22
Enabling sequence for UART clock . . . . . . . . .22
NMI source selection register. . . . . . . . . . . . . .22
3.2 General description. . . . . . . . . . . . . . . . . . . . . 22
3.3 Pin description. . . . . . . . . . . . . . . . . . . . . . . . . 22
3.4 Clock generation . . . . . . . . . . . . . . . . . . . . . . . 23
3.5 Register description . . . . . . . . . . . . . . . . . . . . 24
3.5.1 System memory remap register . . . . . . . . . . . 26
3.5.2 Peripheral reset control register . . . . . . . . . . . 26
3.5.3 System PLL control register . . . . . . . . . . . . . . 27
3.5.4 System PLL status register. . . . . . . . . . . . . . . 27
3.5.5 System oscillator control register . . . . . . . . . . 28
3.5.6 Watchdog oscillator control register . . . . . . . . 28
3.5.7 Internal resonant crystal control register. . . . . 29
3.5.8 System reset status register. . . . . . . . . . . . . . 29
3.5.9 System PLL clock source select register . . . . 30
3.5.10 System PLL clock source update enable
register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.5.11 Main clock source select register . . . . . . . . . . 31
3.5.12 Main clock source update enable register . . . 31
3.5.13 System AHB clock divider register . . . . . . . . . 32
3.5.14 System AHB clock control register . . . . . . . . . 32
3.5.15 SPI0 clock divider register . . . . . . . . . . . . . . . 34
3.5.16 UART clock divider register . . . . . . . . . . . . . . 34
3.5.17 SPI1 clock divider register . . . . . . . . . . . . . . . 34
3.5.18 WDT clock source select register . . . . . . . . . . 35
3.5.19 WDT clock source update enable register . . . 35
3.5.20 WDT clock divider register . . . . . . . . . . . . . . . 35
3.5.21 CLKOUT clock source select register. . . . . . . 36
3.5.22 CLKOUT clock source update enable register 36
3.5.23 CLKOUT clock divider register . . . . . . . . . . . . 37
3.5.24 POR captured PIO status register 0 . . . . . . . . 37
3.5.25 POR captured PIO status register 1 . . . . . . . . 37
3.5.26 BOD control register . . . . . . . . . . . . . . . . . . . . 38
3.5.27 System tick counter calibration register . . . . . 38
3.5.28 IRQ latency register . . . . . . . . . . . . . . . . . . . . 38
3.5.29 NMI source selection register . . . . . . . . . . . . . 39
3.5.30 Start logic edge control register 0 . . . . . . . . . . 39
3.5.31 Start logic signal enable register 0 . . . . . . . . . 40
3.5.32 Start logic reset register 0. . . . . . . . . . . . . . . . 40
3.5.33 Start logic status register 0 . . . . . . . . . . . . . . 41
3.5.34 Deep-sleep mode configuration register . . . . 41
3.5.35 Wake-up configuration register . . . . . . . . . . . 42
3.5.36 Power-down configuration register . . . . . . . . 43
3.5.37 Device ID register . . . . . . . . . . . . . . . . . . . . . 44
3.6 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.7 Start-up behavior. . . . . . . . . . . . . . . . . . . . . . . 46
3.8 Brown-out detection . . . . . . . . . . . . . . . . . . . . 47
3.9 Power management . . . . . . . . . . . . . . . . . . . . 47
3.9.1 Active mode . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.9.1.1 Power configuration in Active mode. . . . . . . . 48
3.9.2 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.9.2.1 Power configuration in Sleep mode . . . . . . . . 48
3.9.2.2 Programming Sleep mode . . . . . . . . . . . . . . . 48
3.9.2.3 Wake-up from Sleep mode . . . . . . . . . . . . . . 49
3.9.3 Deep-sleep mode. . . . . . . . . . . . . . . . . . . . . . 49
3.9.3.1 Power configuration in Deep-sleep mode . . . 49
3.9.3.2 Programming Deep-sleep mode . . . . . . . . . . 49
3.9.3.3 Wake-up from Deep-sleep mode . . . . . . . . . . 50
3.9.4 Deep power-down mode . . . . . . . . . . . . . . . . 50
3.9.4.1 Power configuration in Deep power-down
mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.9.4.2 Programming Deep power-down mode . . . . . 50
3.9.4.3 Wake-up from Deep power-down mode . . . . 51
3.10 Deep-sleep mode details . . . . . . . . . . . . . . . . 51
3.10.1 IRC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.10.2 Start logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.10.3 Using the general purpose counter/timers to
create a self-wake-up event. . . . . . . . . . . . . . 52
3.11 System PLL functional description. . . . . . . . 52
3.11.1 Lock detector . . . . . . . . . . . . . . . . . . . . . . . . . 53
3.11.2 Power-down control . . . . . . . . . . . . . . . . . . . . 53
3.11.3 Divider ratio programming . . . . . . . . . . . . . . . 54
Post divider . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Feedback divider . . . . . . . . . . . . . . . . . . . . . . . 54
Changing the divider values. . . . . . . . . . . . . . . 54
3.11.4 Frequency selection. . . . . . . . . . . . . . . . . . . . 54
3.11.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . 54
3.11.4.2 Power-down mode. . . . . . . . . . . . . . . . . . . . . 55
3.12 Flash memory access. . . . . . . . . . . . . . . . . . . 55