User guide

Chapter 5: Interlaken PHY IP Core 5–11
Simulation Testbench
December 2010 Altera Corporation Altera Transceiver PHY IP Core User Guide
Example 5–1. Testbench Variables
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## Set your language and top level design name here
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# language = verilog (verilog variant of the PHY IP) or vhdl (vhdl variant of the PHY IP)
# defaulted to verilog
set language verilog
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## Set your top level design name here
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# dut_name = top-level Verilog variant name as generated by Qmegawiz
set dut_name <top level Verilog design name>
# tb_name = top-level testbench name.
# Can be Verilog or VHDL depending on your Modelsim license.
set tb_name <top level Verilog/VHDL testbench name>