18-Mbit QDRTM-II SRAM 2-Word Burst Architecture Specification Sheet

CY7C1310BV18, CY7C1910BV18
CY7C1312BV18, CY7C1314BV18
Document #: 38-05619 Rev. *F Page 5 of 29
CY7C1312BV18 (1M x 18)
1 2 3 4 5 6 7 8 9 10 11
A CQ NC/144M NC/36M WPS BWS
1
K NC/288M RPS A NC/72M CQ
B NC Q9 D9 A NC K BWS
0
ANCNCQ8
C NC NC D10 V
SS
AAAV
SS
NC Q7 D8
D NC D11 Q10 V
SS
V
SS
V
SS
V
SS
V
SS
NC NC D7
E NC NC Q11 V
DDQ
V
SS
V
SS
V
SS
V
DDQ
NC D6 Q6
F NC Q12 D12 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC Q5
G NC D13 Q13 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC NC D5
H DOFF V
REF
V
DDQ
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
V
DDQ
V
REF
ZQ
J NC NC D14 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC Q4 D4
K NC NC Q14 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
NC D3 Q3
L NC Q15 D15 V
DDQ
V
SS
V
SS
V
SS
V
DDQ
NC NC Q2
M NC NC D16 V
SS
V
SS
V
SS
V
SS
V
SS
NC Q1 D2
N NC D17 Q16 V
SS
AAAV
SS
NC NC D1
P NC NC Q17 A A C A A NC D0 Q0
R TDO TCK A A A C AAATMSTDI
CY7C1314BV18 (512K x 36)
1 2 3 4 5 6 7 8 9 10 11
A CQ NC/288M NC/72M WPS BWS
2
K BWS
1
RPS NC/36M NC/144M CQ
B Q27 Q18 D18 A BWS
3
KBWS
0
AD17Q17Q8
C D27 Q28 D19 V
SS
AAAV
SS
D16 Q7 D8
D D28 D20 Q19 V
SS
V
SS
V
SS
V
SS
V
SS
Q16 D15 D7
E Q29 D29 Q20 V
DDQ
V
SS
V
SS
V
SS
V
DDQ
Q15 D6 Q6
F Q30 Q21 D21 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
D14 Q14 Q5
G D30 D22 Q22 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
Q13 D13 D5
H DOFF V
REF
V
DDQ
V
DDQ
V
DD
V
SS
V
DD
V
DDQ
V
DDQ
V
REF
ZQ
J D31 Q31 D23 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
D12 Q4 D4
K Q32 D32 Q23 V
DDQ
V
DD
V
SS
V
DD
V
DDQ
Q12 D3 Q3
L Q33 Q24 D24 V
DDQ
V
SS
V
SS
V
SS
V
DDQ
D11 Q11 Q2
M D33 Q34 D25 V
SS
V
SS
V
SS
V
SS
V
SS
D10 Q1 D2
N D34 D26 Q25 V
SS
AAAV
SS
Q10 D9 D1
P Q35 D35 Q26 A A C A A Q9 D0 Q0
R TDO TCK A A A C AAATMSTDI
Pin Configuration (continued)
The pin configuration for CY7C1310BV18, CY7C1910BV18, CY7C1312BV18, and CY7C1314BV18 follow.
[1]
165-Ball FBGA (13 x 15 x 1.4 mm) Pinout
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