Specifications

40 Élan™SC310 Microcontroller Data Sheet
PRELIMINARY
Notes:
1. Asymmetrical addressing applies to configurations using DRAMs with 512K x 8 and 1M x 16 organizations.
Page mode DRAM using two banks of 1 Mbyte x 16 DRAMS is not supported. Use Enhanced Page mode for two bank configu-
ration. See Table 16 for the physical organization of the DRAM devices supported.
Bit 0 of the Memory Configuration 1 Register, Index 66h, must be cleared for normal (non-enhanced) page mode.
Notes:
1. Bit 4 of Version Register, Index 64h must be set for 2-Mbyte Enhanced Page mode only. Also, bit 0 of Memory Configuration 1
Register, Index 66h, must be a 1.
2. When 16-Mbit asymmetric DRAMs are used in a two-bank configuration (4 Mbyte), bits 1 and 0 of the Memory Configuration 1
Register, Index 66h, must be set for Enhanced Page mode.
See Table 11 for a description of the physical organization of the DRAM devices supported.
Bit 0 of the Memory Configuration 1 Register, Index 66h, must be set to enable Enhanced Page mode. Bit 1 of the Memory
Configuration 1 Register, Index 66h, must be set for DRAM. If set for SRAM, bits 0 and 1 control wait states.
Table 15. DRAM Address Translation (Page Mode)
Index
B4h
Index
66h
Index
B1h
DRAM DRAM Address
Bit
7
Bits
4 3 2
Bits
7 6
Size
(Byte)
Bank 0
(Byte)
Bank 1
(Byte)
RAS
CAS
MA11MA10 MA9 MA8 MA7 MA6 MA5 MA4 MA3 MA2 MA1 MA0
0
0 0 1
1
x x 1M 1M – RAS
CAS
–
–
–
–
A19
–
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A10
A1
0
0 1 0
1
x x2M1M1MRAS
CAS
–
–
–
–
A19
–
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A10
A1
0 0 1 1 x x 2M 2M – RAS
CAS
–
–
–
–
A19
A10
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A20
A1
01 0 0x x4M2M2MRAS
CAS
–
–
–
–
A19
A10
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A20
A1
0 1 0 1 x x 8M 8M – RAS
CAS
–
–
A22
A11
A19
A10
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A21
A2
A20
A1
0 1 1 0 x x 16M 8M 8M RAS
CAS
–
–
A22
A11
A19
A10
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A21
A2
A20
A1
1 x x x 0 0 512K 512K – RAS
CAS
–
–
–
–
–
–
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A10
A1
1 x x x 0 1 1M 512K 512K RAS
CAS
–
–
–
–
–
–
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A10
A1
1x x x
1
1 0 2M 2M – RAS
CAS
A20
–
A9
–
A19
–
A18
–
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A10
A1
Table 16. DRAM Address Translation (Enhanced Page Mode)
Index
B4h
Index
66h
Index
B1h
DRAM DRAM Address
Bit
7
Bits
4 3 2
Bits
7 6
Size
(Byte)
Bank 0
(Byte)
Bank 1
(Byte)
RAS
CAS
MA11MA10 MA9 MA8 MA7 MA6 MA5 MA4 MA3 MA2 MA1 MA0
0
0 1 0
1
x x2M1M1MRAS
CAS
–
–
–
–
A19
–
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A20
A1
0 1 0 0x x4M2M2MRAS
CAS
–
–
–
–
A19
A10
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A21
A2
A20
A1
0 1 1 0 x x 16M 8M 8M RAS
CAS
–
–
A22
A11
A19
A10
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A23
A3
A21
A2
A20
A1
1 x x x 0 1 1M 512K 512K RAS
CAS
–
–
–
–
–
–
A18
A9
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A19
A1
1
x x x
2
1 14M2M2MRAS
CAS
A 2 0
–
A21
–
A19
–
A18
–
A17
A8
A16
A7
A15
A6
A14
A5
A13
A4
A12
A3
A11
A2
A10
A1