Specifications

MICROPROCESSADORES
O MICROPROCESSADOR 8086
1
Luís Miguel Charrua Figueiredo 1 - 10 E.N.I.D.H.
Ciclos de barramento
Cada ciclo de barramento do processador consiste em pelo menos quatro ciclos de clock. Estes
são conhecidos como T
1
, T
2
, T
3
e T
4
. O endereço é colocado no bus pelo processador durante T
1
e
a transferência de dados é feita durante T
3
e T
4
. T
2
é usado principalmente para a mudança de
direcção do
bus durante operações de leitura.
No caso do dispositivo endereçado dar um sinal “
NOT READY”, são inseridos estados de espera
(
Wait States, T
w
) entre T
3
e T
4
. cada Tw inserido tem a duração de um ciclo de clock.
Podem existir períodos de inactividade entre ciclos de
bus, estes são referidos como estados IDLE
(T
i
), ou ciclos de clock inactivos, são usados pelo processador para processamento interno.
Durante T
1
de qualquer ciclo de barramento surge um pulso de ALE (Address Latch Enable). No
final deste pulso o está disponível um endereço válido nas
latches de endereço, bem como
algumas informações de status relativas ao ciclo de barramento actual.
Os bits
0
S ,
1
S e
2
S são usados no modo máximo pelo controlador do bus para identificar o tipo de
operação a ser executada de acordo com a tabela 2.
2
S
1
S
0
S
Operação
0 0 0 Int. Acknowledge
0 0 1 Read I/O
0 1 0 Write I/O
0 1 1 Halt
1 0 0 Instruction Fetch
1 0 1 Read from Memory
1 1 0 Write to Memory
1 1 1 Passive (Idle State)
Tabela 2 - Tipos de ciclo do bus .
Os bits S
3
a S
7
são multiplexados com os bits menos significativos de endereços e com BHE ,
sendo válidos entre T
2
e T
4
. S
3
e S
4
indicam que segmento de memória irá ser utilizado neste ciclo
de
bus de acordo com a tabela:
S
4
S
3
Descrição
0 0 Extra Segment
0 1 Stack
1 0 Code or none
1 1 Data
Tabela 3 - Segmento de memória acedido.
O bit S
5
é um espelho da flag IF, S
6
=0 e S
7
é um bit de status de reserva.