Datasheet

MAX98355A/MAX98355B
PCM Input Class D Audio Power Amplifiers
18Maxim Integrated
Figure 4. MAX98355A I
2
S Digital Audio Interface Timing, 16-Bit Resolution
PCM Timing Characteristics
The MAX98355A follows standard I
2
S timing by setting
a delay of one BCLK cycle after the LRCLK transition
before the beginning of a new data word (Figure 4 and
Figure 5). The MAX98355B follows the left justified timing
specification by aligning the LRCLK transitions with the
beginning of a new data word (Figure 6 and Figure 7).
Figure 8 and Figure 9 show TDM operation, in which a
frame-sync pulse is used for LRCLK. In TDM mode, there
must be 32, 48, or 64 BCLK cycles per LRCLK. In TDM
mode, the IC only accepts 16-bit formatted data and only
the first two TDM slots can be selected. However, if the
first 16 bits are selected (SD_MODE = logic-high), then the
bit-depth or number of channels has no effect as long as
there are 32, 48, or 64 BCLK cycles per LRCLK. All extra
bits in the frame are ignored (Figure 10 and Figure 11).
If the second 16 bits are selected (SD_MODE = logic-
high through R
SMALL
), then the TDM data must be 16-bit
data and cannot include more than 4 channels (64 BCLK
cycles). TDM operation is available in both ICs.
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14
LRLCK
LRLCK
I
2
S: 16-BIT DATA, 16 BITS/CHANNEL, SD_MODE = PULLUP THROUGH R
SMALL
LEFT LEFT
RIGHT
LEFT LEFT
RIGHT
BCLK
IGNORED
DIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14
IGNORED
DIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D15 D14
DIN
I
2
S: 16-BIT DATA, 16 BITS/CHANNEL, SD_MODE = LOGIC-HIGH
BCLK
LRLCK
LEFT LEFT
RIGHT
I
2
S: 16-BIT DATA, 16 BITS/CHANNEL, SD_MODE = PULLUP THROUGH R
LARGE
BCLK
LEFT AND RIGHT AVERAGED
IGNORED