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ModelSim EE/SE Tutorial Table of Contents - 6
Table of Contents
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Before you begin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Lesson 1 - Creating a Project . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Lesson 2 - Basic VHDL simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Lesson 3 - Debugging a VHDL design . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Lesson 4 - Running a batch-mode simulation . . . . . . . . . . . . . . . . . . . . . 41
Lesson 5 - Executing commands at startup . . . . . . . . . . . . . . . . . . . . . . 43
Lesson 6 - Tcl/Tk and ModelSim . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Lesson 7 - Basic Verilog simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Lesson 8 - Mixed VHDL/Verilog simulation . . . . . . . . . . . . . . . . . . . . . . . 73
Lesson 9 - Simulating with Performance Analyzer . . . . . . . . . . . . . . . . . 81
Lesson 10 - Simulating with Code Coverage . . . . . . . . . . . . . . . . . . . . . 93
Lesson 11 - Finding names, and searching for values . . . . . . . . . . . . . . 99
Lesson 12 - Using the Wave window . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111