Datasheet

List of Figures
Technical Data MC68HC908JB8•MC68HC08JB8•MC68HC08JT8 — Rev. 2.3
20 List of Figures Freescale Semiconductor
Figure Title Page
8-4 External Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
8-5 Internal Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
8-6 Sources of Internal Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
8-7 POR Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
8-8 Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105
8-9 Interrupt Entry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
8-10 Interrupt Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
8-11 Interrupt Recognition Example . . . . . . . . . . . . . . . . . . . . . . . .107
8-12 Interrupt Status Register 1 (INT1). . . . . . . . . . . . . . . . . . . . . .109
8-13 Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
8-14 Wait Recovery from Interrupt or Break . . . . . . . . . . . . . . . . . .111
8-15 Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . .111
8-16 Stop Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
8-17 Stop Mode Recovery from Interrupt or Break . . . . . . . . . . . . .113
8-18 Break Status Register (BSR) . . . . . . . . . . . . . . . . . . . . . . . . .113
8-19 Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . .115
8-20 Break Flag Control Register (BFCR) . . . . . . . . . . . . . . . . . . .116
9-1 USB I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . .120
9-2 USB Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
9-3 Supported Transaction Types Per Endpoint. . . . . . . . . . . . . .125
9-4 Supported USB Packet Types . . . . . . . . . . . . . . . . . . . . . . . .126
9-5 Sync Pattern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
9-6 SOP, Sync Signaling, and Voltage Levels . . . . . . . . . . . . . . .127
9-7 EOP Transaction Voltage Levels . . . . . . . . . . . . . . . . . . . . . .129
9-8 EOP Width Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
9-9 External Low-Speed Device Configuration . . . . . . . . . . . . . . .132
9-10 Regulator Electrical Connections . . . . . . . . . . . . . . . . . . . . . .133
9-11 Receiver Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
9-12 Differential Input Sensitivity Range. . . . . . . . . . . . . . . . . . . . .135
9-13 Data Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136
9-14 Data Signal Rise and Fall Time . . . . . . . . . . . . . . . . . . . . . . .136
9-15 USB Address Register (UADDR) . . . . . . . . . . . . . . . . . . . . . .138
9-16 USB Interrupt Register 0 (UIR0) . . . . . . . . . . . . . . . . . . . . . . .139
9-17 USB Interrupt Register 1 (UIR1) . . . . . . . . . . . . . . . . . . . . . . .141
9-18 USB Interrupt Register 2 (UIR2) . . . . . . . . . . . . . . . . . . . . . . .144