Datasheet

Table of Contents
Data Sheet MC68HC908LJ24/LK24 — Rev. 2.1
10 Table of Contents Freescale Semiconductor
7.6 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
7.6.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107
7.6.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107
7.7 Oscillator During Break Mode. . . . . . . . . . . . . . . . . . . . . . . . .107
Section 8. Clock Generator Module (CGM)
8.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109
8.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
8.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
8.4.1 Oscillator Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
8.4.2 Phase-Locked Loop Circuit (PLL) . . . . . . . . . . . . . . . . . . .114
8.4.3 PLL Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
8.4.4 Acquisition and Tracking Modes . . . . . . . . . . . . . . . . . . . .116
8.4.5 Manual and Automatic PLL Bandwidth Modes. . . . . . . . . .116
8.4.6 Programming the PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . .118
8.4.7 Special Programming Exceptions . . . . . . . . . . . . . . . . . . .122
8.4.8 Base Clock Selector Circuit . . . . . . . . . . . . . . . . . . . . . . . .122
8.4.9 CGM External Connections . . . . . . . . . . . . . . . . . . . . . . . .123
8.5 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123
8.5.1 External Filter Capacitor Pin (CGMXFC) . . . . . . . . . . . . . .124
8.5.2 PLL Analog Power Pin (V
DDA
) . . . . . . . . . . . . . . . . . . . . . .124
8.5.3 PLL Analog Ground Pin (V
SSA
) . . . . . . . . . . . . . . . . . . . . .124
8.5.4 Oscillator Output Frequency Signal (CGMXCLK) . . . . . . .124
8.5.5 CGM Reference Clock (CGMRCLK) . . . . . . . . . . . . . . . . .124
8.5.6 CGM VCO Clock Output (CGMVCLK) . . . . . . . . . . . . . . . .125
8.5.7 CGM Base Clock Output (CGMOUT). . . . . . . . . . . . . . . . .125
8.5.8 CGM CPU Interrupt (CGMINT) . . . . . . . . . . . . . . . . . . . . .125
8.6 CGM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
8.6.1 PLL Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
8.6.2 PLL Bandwidth Control Register . . . . . . . . . . . . . . . . . . . .128
8.6.3 PLL Multiplier Select Registers . . . . . . . . . . . . . . . . . . . . .130
8.6.4 PLL VCO Range Select Register . . . . . . . . . . . . . . . . . . . .131
8.6.5 PLL Reference Divider Select Register . . . . . . . . . . . . . . .132