Datasheet

Table 10-3. Instruction Set Summary (continued)
Source Form Operation Description
Effect on CCR
Address
Mode
Opcode
Operand
Bus Cycles
V H I N Z C
BIL rel Branch if IRQ Pin Low Branch if IRQ pin = 0 − − − − − − REL 2E rr 3
BIT #opr8i 0 − − ↕ ↕ − IMM A5 ii 2
BIT opr8a 0 − − ↕ ↕ − DIR B5 dd 3
BIT opr16a 0 − − ↕ ↕ − EXT C5 hh ll 4
BIT oprx16,X
Bit Test (A) & (M), (CCR
Updated but Operands
Not Changed)
0 − − ↕ ↕ − IX2 D5 ee ff 4
BIT oprx8,X 0 − − ↕ ↕ − IX1 E5 ff 3
BIT ,X 0 − − ↕ ↕ − IX F5 3
BIT oprx16,SP 0 − − ↕ ↕ − SP2 9ED5 ee ff 5
BIT oprx8,SP 0 − − ↕ ↕ − SP1 9EE5 ff 4
BLE rel Branch if Less Than or
Equal To (Signed
Operands)
Branch if (Z) | (N ⊕ V) =
1
− − − − − − REL 93 rr 3
BLO rel Branch if Lower
(Same as BCS)
Branch if (C) = 1 − − − − − − REL 25 rr 3
BLS rel Branch if Lower or
Same
Branch if (C) | (Z) = 1 − − − − − − REL 23 rr 3
BLT rel Branch if Less Than
(Signed Operands)
Branch if (N ⊕ V ) = 1 − − − − − − REL 91 rr 3
BMC rel Branch if Interrupt
Mask Clear
Branch if (I) = 0 − − − − − − REL 2C rr 3
BMI rel Branch if Minus Branch if (N) = 1 − − − − − − REL 2B rr 3
BMS rel Branch if Interrupt
Mask Set
Branch if (I) = 1 − − − − − − REL 2D rr 3
BNE rel Branch if Not Equal Branch if (Z) = 0 − − − − − − REL 26 rr 3
BPL rel Branch if Plus Branch if (N) = 0 − − − − − − REL 2A rr 3
BRA rel Branch Always No Test − − − − − − REL 20 rr 3
− − − − − ↕ DIR (b0) 01 dd rr 5
− − − − − ↕ DIR (b1) 03 dd rr 5
− − − − − ↕ DIR (b2) 05 dd rr 5
− − − − − ↕ DIR (b3) 07 dd rr 5
BRCLR
n,opr8a,rel
Branch if Bit n in
Memory Clear
Branch if (Mn) = 0
− − − − − ↕ DIR (b4) 09 dd rr 5
− − − − − ↕ DIR (b5) 0B dd rr 5
− − − − − ↕ DIR (b6) 0D dd rr 5
− − − − − ↕ DIR (b7) 0F dd rr 5
BRN rel Branch Never Uses 3 Bus Cycles − − − − − − REL 21 rr 3
− − − − − ↕ DIR (b0) 00 dd rr 5
− − − − − ↕ DIR (b1) 02 dd rr 5
Table continues on the next page...
Chapter 10 Central processor unit
MC9S08PA60 Reference Manual, Rev. 1, 9/2012
Freescale Semiconductor, Inc. 269