Datasheet

Table 10-3. Instruction Set Summary (continued)
Source Form Operation Description
Effect on CCR
Address
Mode
Opcode
Operand
Bus Cycles
V H I N Z C
JSR oprx16,X Jump to Subroutine SP ← (SP) – 0x0001
Push (PCH)
− − − − − − IX2 DD ee ff 6
JSR oprx8,X
SP ← (SP) – 0x0001
− − − − − − IX1 ED ff 5
JSR ,X
PC ← Unconditional
Address
− − − − − − IX FD 5
LDA #opr8i 0 − − ↕ ↕ − IMM A6 ii 2
LDA opr8a
DIR B6 dd 3
LDA opr16a EXT C6 hh ll 4
LDA oprx16,X IX2 D6 ee ff 4
LDA oprx8,X
Load Accumulator
from Memory
A ← (M)
IX1 E6 ff 3
LDA ,X IX F6 3
LDA oprx16,SP SP2 9ED6 ee ff 5
LDA oprx8,SP SP1 9EE6 ff 4
LDHX #opr16i 0 − − ↕ ↕ − IMM 45 jj kk 3
LDHX opr8a 0 − − ↕ ↕ − DIR 55 dd 4
LDHX opr16a 0 − − ↕ ↕ − EXT 32 hh ll 5
LDHX ,X
Load Index Register
(H:X) from Memory
H:X ← (M:M + 0x0001)
0 − − ↕ ↕ − IX 9EAE 5
LDHX oprx16,X 0 − − ↕ ↕ − IX2 9EBE ee ff 6
LDHX oprx8,X 0 − − ↕ ↕ − IX1 9ECE ff 5
LDHX oprx8,SP 0 − − ↕ ↕ − SP1 9EFE ff 5
LDX #opr8i 0 − − ↕ ↕ − IMM AE ii 2
LDX opr8a 0 − − ↕ ↕ − DIR BE dd 3
LDX opr16a
0 − − ↕ ↕ − EXT CE hh ll 4
LDX oprx16,X 0 − − ↕ ↕ − IX2 DE ee ff 4
LDX oprx8,X
Load X (Index
Register Low) from
Memory
X ← (M)
0 − − ↕ ↕ − IX1 EE ff 3
LDX ,X 0 − − ↕ ↕ − IX FE 3
LDX oprx16,SP 0 − − ↕ ↕ − SP2 9EDE ee ff 5
LDX oprx8,SP 0 − − ↕ ↕ − SP1 9EEE ff 4
LSL opr8a ↕ − − ↕ ↕ ↕ DIR 38 dd 5
LSLA ↕ − − ↕ ↕ ↕ INH 48 1
LSLX ↕ − − ↕ ↕ ↕ INH 58 1
LSL oprx8,X
Logical Shift Left
(Same as ASL)
C ← MSB, LSB ← 0
↕ − − ↕ ↕ ↕ IX1 68 ff 5
LSL ,X ↕ − − ↕ ↕ ↕ IX 78 4
LSL oprx8,SP ↕ − − ↕ ↕ ↕ SP1 9E68 ff 6
Table continues on the next page...
Chapter 10 Central processor unit
MC9S08PA60 Reference Manual, Rev. 1, 9/2012
Freescale Semiconductor, Inc. 273