Datasheet

Table 10-3. Instruction Set Summary (continued)
Source Form Operation Description
Effect on CCR
Address
Mode
Opcode
Operand
Bus Cycles
V H I N Z C
SUB oprx16,SP ↕ − − ↕ ↕ ↕ SP2 9ED0 ee ff 5
SUB oprx8,SP ↕ − − ↕ ↕ ↕ SP1 9EE0 ff 4
PC ← (PC) + 0x0001
Push (PCL)
SP ← (SP) – 0x0001
Push (PCH)
SP ← (SP) – 0x0001,
Push (X)
SP ← (SP) – 0x0001
Push (A)
SWI
Software Interrupt SP ← (SP) – 0x0001
Push (CCR)
− − 1 − − − INH 83 11
SP ← (SP) – 0x0001 I ←
1
PCH ← Interrupt Vector
High Byte
PCL ← Interrupt Vector
Low Byte
TAP Transfer Accumulator
to CCR
CCR ← (A) ↕ ↕ ↕ ↕ ↕ ↕ INH 84 1
TAX Transfer Accumulator
to X (Index Register
Low)
X ← (A) − − − − − − INH 97 1
TPA Transfer CCR to
Accumulator
A ← (CCR) − − − − − − INH 85 1
TST opr8a (M) – 0x00 0 − − ↕ ↕ − DIR 3D dd 4
TSTA (A) – 0x00 0 − − ↕ ↕ − INH 4D 1
TSTX (X) – 0x00 0 − − ↕ ↕ − INH 5D 1
TST oprx8,X
Test for Negative or
Zero
(M) – 0x00 0 − − ↕ ↕ − IX1 6D ff 4
TST ,X (M) – 0x00 0 − − ↕ ↕ − IX 7D 3
TST oprx8,SP (M) – 0x00 0 − − ↕ ↕ − SP1 9E6D ff 5
TSX Transfer SP to Index
Register
H:X ← (SP) + 0x0001 − − − − − − INH 95 2
TXA Transfer X (Index Reg.
Low) to Accumulator
A ← (X) − − − − − − INH 9F 1
TXS Transfer Index
Register to SP
SP ← (H:X) – 0x0001 − − − − − − INH 94 2
WAIT Enable Interrupts Wait
for Interrupt
I bit ← 0, Halt CPU − − 0 − − − INH 8F 3+
Chapter 10 Central processor unit
MC9S08PA60 Reference Manual, Rev. 1, 9/2012
Freescale Semiconductor, Inc. 277