Datasheet

Appendix A CPU Instruction Set
Rev. 6.00 Aug 04, 2006 page 546 of 680
REJ09B0145-0600
Addressing Mode/
Instruction Length (bytes) Condition Code
Mnemonic
Operand Size
Operation
#
xx: 8/16
Rn
@Rn
@(d:16, Rn)
@–Rn/@Rn+
@aa: 8/16
@(d:8, PC)
@@aa
Implied
I HNZ VC
No. of States
SHAL.B Rd B
b
7
b
0
0C
2——
↔ ↔ ↔ ↔
2
SHAR.B Rd B
C
b
7
b
0
2——
↔ ↔
0
↔
2
SHLL.B Rd B
b
7
b
0
0C
2——
↔ ↔
0
↔
2
SHLR.B Rd B
b
7
b
0
0C
2——0
↔
0
↔
2
ROTXL.B Rd B
C
b
7
b
0
2——
↔ ↔
0
↔
2
ROTXR.B Rd B
Cb
7
b
0
2——
↔ ↔
0
↔
2
ROTL.B Rd B
C
b
7
b
0
2——
↔ ↔
0
↔
2
ROTR.B Rd B
C
b
7
b
0
2——
↔ ↔
0
↔
2
BSET #xx:3, Rd B (#xx:3 of Rd8) ← 1 2 ——————2
BSET #xx:3, @Rd B (#xx:3 of @Rd16) ← 1 4 ——————8
BSET #xx:3, @aa:8 B (#xx:3 of @aa:8) ← 1 4 ——————8
BSET Rn, Rd B (Rn8 of Rd8) ← 1 2 ——————2
BSET Rn, @Rd B (Rn8 of @Rd16) ← 1 4 ——————8
BSET Rn, @aa:8 B (Rn8 of @aa:8) ← 1 4 ——————8
BCLR #xx:3, Rd B (#xx:3 of Rd8) ← 0 2 ——————2
BCLR #xx:3, @Rd B (#xx:3 of @Rd16) ← 0 4 ——————8
BCLR #xx:3, @aa:8 B (#xx:3 of @aa:8) ← 0 4 ——————8
BCLR Rn, Rd B (Rn8 of Rd8) ← 0 2 ——————2