Datasheet

Rev. 1.0 July 2008
DDR2 SDRAM
RDIMM
5 of 26
NC = No Connect, RFU = Reserved for Future Use
1. RESET (Pin 18) is connected to both OE of PLL and Reset of register.
2. The Test pin (Pin 102) is reserved for bus analysis probes and is not connected on normal memory modules (DIMMs)
3. NC/Err_Out ( Pin 55) and NC/Par_In (Pin 68) are for optional function to check address and command parity.
4. CKE1,S
1 Pin is used for double side Registered DIMM.
Pin Front Pin Back Pin Front Pin Back Pin Front Pin Back Pin Front Pin Back
1
V
REF
121
V
SS
31 DQ19 151
V
SS
61 A4 181
V
DDQ
91
V
SS
211 DM5/DQS14
2
V
SS
122 DQ4 32
V
SS
152 DQ28 62
V
DDQ
182 A3 92 DQS5 212 NC/DQS14
3 DQ0 123 DQ5 33 DQ24 153 DQ29 63 A2 183 A1 93 DQS5 213
V
SS
4 DQ1 124
V
SS
34 DQ25 154
V
SS
64
V
DD
184
V
DD
94
V
SS
214 DQ46
5
V
SS
125 DM0/DQS9 35
V
SS
155 DM3/DQS12 KEY 95 DQ42 215 DQ47
6DQS
0 126 NC/DQS936 DQS3 156 NC/DQS12 65
V
SS
185 CK0 96 DQ43 216
V
SS
7 DQS0 127
V
SS
37 DQS3 157
V
SS
66
V
SS
186 CK097
V
SS
217 DQ52
8
V
SS
128 DQ6 38
V
SS
158 DQ30 67
V
DD
187
V
DD
98 DQ48 218 DQ53
9 DQ2 129 DQ7 39 DQ26 159 DQ31 68 NC/Par_In 188 A0 99 DQ49 219
V
SS
10 DQ3 130
V
SS
40 DQ27 160
V
SS
69
V
DD
189
V
DD
100
V
SS
220 RFU
11
V
SS
131 DQ12 41
V
SS
161 CB4 70 A10/AP 190 BA1 101 SA2 221 RFU
12 DQ8 132 DQ13 42 CB0 162 CB5 71 BA0 191
V
DDQ
102 NC(TEST) 222
V
SS
13 DQ9 133
V
SS
43 CB1 163
V
SS
72
V
DDQ
192 RAS 103
V
SS
223 DM6/DQS15
14
V
SS
134 DM1/DQS10 44
V
SS
164 DM8/DQS17 73 WE 193 S0104DQS6 224 NC/DQS15
15 DQS
1 135 NC/DQS10 45 DQS8 165 NC/DQS17 74 CAS 194
V
DDQ
105 DQS6 225
V
SS
16 DQS1 136
V
SS
46 DQS8 166
V
SS
75
V
DDQ
195 ODT0 106
V
SS
226 DQ54
17
V
SS
137 RFU 47
V
SS
167 CB6 76
S
1
4
196 A13 107 DQ50 227 DQ55
18 RESET
138 RFU 48 CB2 168 CB7 77 ODT1 197
V
DD
108 DQ51 228
V
SS
19 NC 139
V
SS
49 CB3 169
V
SS
78
V
DDQ
198
V
SS
109
V
SS
229 DQ60
20
V
SS
140 DQ14 50
V
SS
170
V
DDQ
79
V
SS
199 DQ36 110 DQ56 230 DQ61
21 DQ10 141 DQ15 51
V
DDQ
171
CKE1
4
80 DQ32 200 DQ37 111 DQ57 231
V
SS
22 DQ11 142
V
SS
52 CKE0 172
V
DD
81 DQ33 201
V
SS
112
V
SS
232 DM7/DQS16
23
V
SS
143 DQ20 53
V
DD
173
NC
82
V
SS
202 DM4/DQS13 113 DQS7 233 NC/DQS16
24 DQ16 144 DQ21 54 NC 174
NC
83 DQS
4 203 NC/DQS13 114 DQS7 234
V
SS
25 DQ17 145
V
SS
55 NC/Err_Out 175
V
DDQ
84 DQS4 204
V
SS
115
V
SS
235 DQ62
26
V
SS
146 DM2/DQS11 56
V
DDQ
176 A12 85
V
SS
205 DQ38 116 DQ58 236 DQ63
27 DQS
2 147 NC/DQS11 57 A11 177 A9 86 DQ34 206 DQ39 117 DQ59 237
V
SS
28 DQS2 148
V
SS
58 A7 178
V
DD
87 DQ35 207
V
SS
118
V
SS
238
V
DDSPD
29
V
SS
149 DQ22 59
V
DD
179 A8 88
V
SS
208 DQ44 119 SDA 239 SA0
30 DQ18 150 DQ23 60 A5 180 A6 89 DQ40 209 DQ45 120 SCL 240 SA1
90 DQ41 210
V
SS
*The V
DD
and V
DDQ
pins are tied to the single power-plane on PCB.
Pin Name Description Pin Name Description
CK0 Clock Inputs, positive line ODT0~ODT1 On die termination
CK
0 Clock inputs, negative line DQ0~DQ63 Data Input/Output
CKE0, CKE1 Clock Enables CB0~CB7 Data check bits Input/Output
RAS Row Address Strobe DQS0~DQS8 Data strobes
CAS Column Address Strobe DQS
0~DQS8 Data strobes, negative line
WE Write Enable DM(0~8),DQS(9~17) Data Masks / Data strobes (Read)
S
0, S1 Chip Selects DQS9~DQS17 Data strobes (Read), negative line
A0~A9, A11~A13 Address Inputs RFU Reserved for Future Use
A10/AP Address Input/Autoprecharge NC No Connect
BA0, BA1 DDR2 SDRAM Bank Address TEST
Memory bus test tool
(Not Connect and Not Useable on DIMMs)
SCL Serial Presence Detect (SPD) Clock Input V
DD
Core Power
SDA SPD Data Input/Output V
DDQ
I/O Power
SA0~SA2 SPD address V
SS
Ground
Par_In Parity bit for the Address and Control bus V
REF
Input/Output Reference
Err_Out Parity error found in the Address and Control bus V
DDSPD
SPD Power
RESET Register and PLL control pin
5.0 Pin Description
4.0 Pin Configurations (Front side/Back side)