Datasheet
Rev. 1.0 July 2008
DDR2 SDRAM
RDIMM
9 of 26
V
SS
RS0
DQS0
DQS0
DM CS DQS DQS
DQ0
DQ1
DQ2
DQ3
I/O 0
I/O 1
I/O 2
I/O 3
D0
DM0/DQS9
NC/DQS9
DM CS DQS DQS
DQ4
DQ5
DQ6
DQ7
I/O 0
I/O 1
I/O 2
I/O 3
D9
DQS1
DQS1
DM CS DQS DQS
DQ8
DQ9
DQ10
DQ11
I/O 0
I/O 1
I/O 2
I/O 3
D1
DM1/DQS10
NC/DQS10
DM CS DQS DQS
DQ12
DQ13
DQ14
DQ15
I/O 0
I/O 1
I/O 2
I/O 3
D10
DQS2
DQS2
DM CS DQS DQS
DQ16
DQ17
DQ18
DQ19
I/O 0
I/O 1
I/O 2
I/O 3
D2
DM2/DQS11
NC/DQS11
DM CS DQS DQS
DQ20
DQ21
DQ22
DQ23
I/O 0
I/O 1
I/O 2
I/O 3
D11
DQS3
DQS3
DM CS DQS DQS
DQ24
DQ25
DQ26
DQ27
I/O 0
I/O 1
I/O 2
I/O 3
D3
DM3/DQS12
NC/DQS12
DM CS DQS DQS
DQ28
DQ29
DQ30
DQ31
I/O 0
I/O 1
I/O 2
I/O 3
D12
DQS5
DQS5
DM CS DQS DQS
DQ40
DQ41
DQ42
DQ43
I/O 0
I/O 1
I/O 2
I/O 3
D5
DM5/DQS14
NC/DQS14
DM CS DQS DQS
DQ44
DQ45
DQ46
DQ47
I/O 0
I/O 1
I/O 2
I/O 3
D14
DQS4
DQS4
DM CS DQS DQS
DQ32
DQ33
DQ34
DQ35
I/O 0
I/O 1
I/O 2
I/O 3
D4
DM4/DQS13
NC/DQS13
DM CS DQS DQS
DQ36
DQ37
DQ38
DQ39
I/O 0
I/O 1
I/O 2
I/O 3
D13
DQS6
DQS6
DM CS DQS DQS
DQ48
DQ49
DQ50
DQ51
I/O 0
I/O 1
I/O 2
I/O 3
D6
DM6/DQS15
NC/DQS15
DM CS DQS DQS
DQ52
DQ53
DQ54
DQ55
I/O 0
I/O 1
I/O 2
I/O 3
D15
DQS8
DQS8
DM CS DQS DQS
CB0
CB1
CB2
CB3
I/O 0
I/O 1
I/O 2
I/O 3
D8
DM8/DQS17
NC/DQS17
DM CS DQS DQS
CB4
CB5
CB6
CB7
I/O 0
I/O 1
I/O 2
I/O 3
D17
DQS7
DQS
7
DM CS DQS DQS
DQ56
DQ57
DQ58
DQ59
I/O 0
I/O 1
I/O 2
I/O 3
D7
DM7DQS16
NC/DQS
16
DM CS DQS DQS
DQ60
DQ61
DQ62
DQ63
I/O 0
I/O 1
I/O 2
I/O 3
D16
A0
Serial PD
A1 A2
SA0 SA1 SA2
SCL
SDA
V
SS
D0 - D17
V
DD
/V
DDQ
D0 - D17
D0 - D17V
REF
V
DDSPD
Serial PD
WP
Note :
1. DQ-to-I/O wiring may be changed per nibble.
2. Unless otherwise noted, resister values are 22 Ohms
± 5%
1:2
R
E
G
I
S
T
E
R
RST
S0*
BA0-BA1
A0-A13
RAS
CAS
WE
CKE0
ODT0
RESET
**
PCK7**
PCK
7**
RSO-> CS : DDR2 SDRAMs D0-D17
RBA0-RBA1 -> BA0-BA1 : DDR2 SDRAMs D0-D17
RA0-RA13 -> A0-A13 : DDR2 SDRAMs D0-D17
RRAS
-> RAS : DDR2 SDRAMs D0-D17
RCAS
-> CAS : DDR2 SDRAMs D0-D17
RWE
-> WE : DDR2 SDRAMs D0-D17
RCKE0 -> CKE : DDR2 SDRAMs D0-D17
RODT0 -> ODT0 : DDR2 SDRAMs D0-D17
P
L
L
OE
CK0
CK0
RESET
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D8
PCK
0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D8
PCK7 -> CK : Register
PCK7 -> CK : Register
Signals for Address and Command Parity Function (M393T2950GZA)
V
SS
V
DD
PAR_IN
C0
C1
PPO
QERR
Register A
PAR_IN
100K ohms
The resistors on Par_In, A13, A14, A15, BA2 and the
signal line of Err_Out
refer to the section: "Register
Options for Unused Address inputs"
V
DD
V
DD
C0
C1
PPO
QERR
Err_Out
Register B
PAR_IN
* S0 connects to DCS of Register1 and CSR of Register2. CSR of
register 1 and DCS
of register 2 connects to VDD.
** RESET
, PCK7 and PCK7 connects to both Registers. Other
signals connect to one of two Registers. S
1, CKE1 and ODT1 are NC.
(populated as 1 rank of x4 DDR2 SDRAMs)
7.3 1GB, 128Mx72 Module - M393T2950GZ3/M393T2950GZA