Technical data

Fig. 6-15 ACCU contents before calling OB 218 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 87
Fig. 6-16 Schematic showing the principle of a shift register with 3 pointers and
12 memory cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 102
Fig. 6-17 Schematic showing the principle of a shift register with 3 pointers and
12 memory cells before the first clock pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 103
Fig. 6-18 Schematic showing the principle of a shift register with 3 pointers and
12 memory cells after the first clock pulse. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 103
Fig. 6-19 Structure of the data block for initializing a shift register . . . . . . . . . . . . . . . . . . . . . . 6 - 105
Fig. 6-20 Block diagram of the PID controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 - 110
Fig. 7-1 Structure of DX 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 - 6
Fig. 7-2 PG screen form for assigning parameters to DX 0 /part 1. . . . . . . . . . . . . . . . . . . . . . . . 7 - 15
Fig. 7-3 PG screen form for assigning parameters to DX 0 /part 2. . . . . . . . . . . . . . . . . . . . . . . . 7 - 16
Fig. 8-1 Address distribution in the CPU 928B - overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 5
Fig. 8-2 Address distribution - system RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 6
Fig. 8-3 Address distribution - peripherals (8 bits) on the S5 bus . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 7
Fig. 8-4 Block addresses in DB 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 12
Fig. 8-5 Example a): start address of DB 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 13
Fig. 8-6 RS area memory map (part 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 16
Fig. 8-7 RS area memory map (part 2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 - 17
Fig. 9-1 Global and local memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 - 5
Fig. 9-2 Access to local or global memory areas using absolute addresses (see also Fig. 9-1) . . . 9 - 7
Fig. 9-3 LIR/TIR with 16-bit memory areas (word-oriented) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 - 10
Fig. 9-4 LIR/TIR with a-bit memory areas (byte-oriented). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 - 10
Fig. 9-5 Using the DBA register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 - 12
Fig. 9-6 Using the DBL register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 - 15
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List of Tables and Figures
CPU 928B Programming Guide
C79000-T8576-C898-01
14 - 19