Datasheet

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White Cells – Sample N
Grey Cells – Sample N + 1
D13
(D0)
D13
(D0)
D6
(D7)
D6
(D0)
D6
(D7)
D10
(D3)
D10
(D3)
D3
(D10)
D3
(D10)
D7
(D6)
D7
(D6)
D0
(D13)
D0
(D13)
0
(D1)
D12
(D1)
D12
(D1)
D12
(D1)
D5
(D8)
D5
(D8)
D9
(D4)
D9
(D4)
D2
(D11)
D2
(D11)
D11
(D2)
D11
(D2)
D4
(D9)
D4
(D9)
D8
(D5)
D8
(D5)
D1
(D12)
D1
(D12)
0
(D0)
D13
(D0)
DataBitinLSBFirstMode
DataBitinMSBFirstMode
OutputData
DA0,DB0,DC0,DD0
OutputData
DA1,DB1,DC1,DD1
InW
ord-WiseMode
D12
(D0)
D13
(D1)
D12
(D0)
D13
(D1)
D6
(D6)
D7
(D7)
D6
(D6)
D7
(D7)
D0
(0)
D1
(0)
D0
(D12)
D1
(D13)
D10
(D2)
D11
(D3)
D10
(D2)
D11
(D3)
D10
(D2)
D11
(D3)
D4
(D8)
D5
(D9)
D4
(D8)
D5
(D9)
D8
(D4)
D9
(D5)
D8
(D4)
D9
(D5)
D2
(D10)
D3
(D11)
D2
(D10)
D3
(D11)
D12
(D0)
D13
(D1)
OutputData
DA0,DB0,DC0,DD0
OutputData
DA1,DB1,DC1,DD1
InBit-WiseMode
D6
(D0)
D13
(D7)
D6
(D0)
D13
(D7)
D3
(D3)
D10
(D10)
D3
(D3)
D10
(D10)
D0
(D6)
D7
(0)
D0
(D6)
D7
(0)
D5
(D1)
D12
(D8)
D5
(D1)
D12
(D8)
D5
(D1)
D12
(D8)
D2
(D4)
D9
(D11)
D2
(D4)
D9
(D11)
D4
(D2)
D11
(D9)
D4
(D2)
D11
(D9)
D1
(D5)
D8
(0)
D1
(D5)
D8
(0)
D6
(D0)
D13
(D7)
OutputData
DA0,DB0,DC0,DD0
OutputData
DA1,DB1,DC1,DD1
InByte-WiseMode
DataRate=7 Fs´
InputClock,
CLK
Freq=Fs
FrameClock,
FCLK
Freq=0.5 Fs´
BitClock – DDR,
DCLK
Freq=3.5 Fs´
T0228-02
ADS6245 , ADS6244
ADS6243 , ADS6242
SLAS542A – MAY 2007 – REVISED JULY 2007
Figure 97. 2-Wire interface 14 × Serialization - DDR Bit Clock
Copyright © 2007, Texas Instruments Incorporated Submit Documentation Feedback 57
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