Floating Point Digital Signal Processor Specification Sheet

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SPRS293A − OCTOBER 2005 − REVISED NOVEMBER 2005
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POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443
Table of Contents
EMIF big endian mode correctness 60. . . . . . . . . . . . . . . .
bootmode 60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
reset 60. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
absolute maximum ratings over operating case
temperature range 61. . . . . . . . . . . . . . . . . . . . . . . . . .
recommended operating conditions 61. . . . . . . . . . . . . . . .
electrical characteristics over recommended ranges of
supply voltage and operating case temperature 62.
parameter measurement information . . . . . . . . . . . . . . . . . .
signal transition levels 63. . . . . . . . . . . . . . . . . . . . . . . . . .
timing parameters and board routing analysis 65. . . . . .
input and output clocks 67. . . . . . . . . . . . . . . . . . . . . . . . . . .
asynchronous memory timing 70. . . . . . . . . . . . . . . . . . . . .
synchronous-burst memory timing 73. . . . . . . . . . . . . . . . .
synchronous DRAM timing 75. . . . . . . . . . . . . . . . . . . . . . . .
HOLD
/HOLDA timing 81. . . . . . . . . . . . . . . . . . . . . . . . . . . .
BUSREQ timing 82. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
reset timing 83. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
external interrupt timing 85. . . . . . . . . . . . . . . . . . . . . . . . . .
multichannel buffered serial port timing 86. . . . . . . . . . . . .
timer timing 95. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
general-purpose input/output (GPIO) port timing 96. . . . .
JTAG test-port timing 97. . . . . . . . . . . . . . . . . . . . . . . . . . . .
mechanical data 98. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
revision history 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
GDP and ZDP BGA package (bottom view) 5. . . . . . . . . . . . .
description 6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
device characteristics 7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
device compatibility 8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
functional block and CPU (DSP core) diagram 9. . . . . . . . . . .
CPU (DSP core) description 10. . . . . . . . . . . . . . . . . . . . . . . . .
memory map summary 12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
peripheral register descriptions 13. . . . . . . . . . . . . . . . . . . . . . .
signal groups description 18. . . . . . . . . . . . . . . . . . . . . . . . . . . .
device configurations 20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
terminal functions 23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
development support 36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
device support 37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CPU CSR register description 40. . . . . . . . . . . . . . . . . . . . . . . .
cache configuration (CCFG) register description 42. . . . . . . .
interrupt sources and interrupt selector 43. . . . . . . . . . . . . . . .
EDMA module and EDMA selector 44. . . . . . . . . . . . . . . . . . . .
PLL and PLL controller 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
general-purpose input/output (GPIO) 53. . . . . . . . . . . . . . . . . .
power-down mode logic 54. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
power-supply sequencing 56. . . . . . . . . . . . . . . . . . . . . . . . . . . .
power-supply decoupling 57. . . . . . . . . . . . . . . . . . . . . . . . . . . .
IEEE 1149.1 JTAG compatibility statement 58. . . . . . . . . . . . .
EMIF device speed 59. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .