User's Manual

Virtex-5 FPGA ML561 User Guide www.xilinx.com 109
UG199 (v1.2) April 19, 2008
FPGA #3 Pinout
R
QDRII Memory Interface (cont.)
QDR2_D_BY0_B5 M31 QDR2_D_BY4_B1 AH29
QDR2_D_BY0_B6 P30 QDR2_D_BY4_B2 AH30
QDR2_D_BY0_B7 P31 QDR2_D_BY4_B3 AJ30
QDR2_D_BY0_B8 L31 QDR2_D_BY4_B4 AF30
QDR2_D_BY1_B0 J27 QDR2_D_BY4_B5 AF29
QDR2_D_BY1_B1 M26 QDR2_D_BY4_B6 AK31
QDR2_D_BY1_B2 M25 QDR2_D_BY4_B7 AJ31
QDR2_D_BY1_B3 J25 QDR2_D_BY4_B8 AD29
QDR2_D_BY1_B4 J24 QDR2_D_BY5_B0 V30
QDR2_D_BY1_B5 L26 QDR2_D_BY5_B1 W27
QDR2_D_BY1_B6 L25 QDR2_D_BY5_B2 Y27
QDR2_D_BY1_B7 L24 QDR2_D_BY5_B3 W25
QDR2_D_BY1_B8 K24 QDR2_D_BY5_B4 V25
QDR2_D_BY2_B0 L29 QDR2_D_BY5_B5 W26
QDR2_D_BY2_B1 E31 QDR2_D_BY5_B6 Y26
QDR2_D_BY2_B2 F31 QDR2_D_BY5_B7 V24
QDR2_D_BY2_B3 J29 QDR2_D_BY5_B8 W24
QDR2_D_BY2_B4 H29 QDR2_D_BY6_B0 U31
QDR2_D_BY2_B5 F30 QDR2_D_BY6_B1 U32
QDR2_D_BY2_B6 G30 QDR2_D_BY6_B2 T34
QDR2_D_BY2_B7 F29 QDR2_D_BY6_B3 U33
QDR2_D_BY2_B8 E29 QDR2_D_BY6_B4 R32
QDR2_D_BY3_B0 K31 QDR2_D_BY6_B5 R33
QDR2_D_BY3_B1 P29 QDR2_D_BY6_B6 R34
QDR2_D_BY3_B2 N29 QDR2_D_BY6_B7 T33
QDR2_D_BY3_B3 M30 QDR2_D_BY6_B8 N32
QDR2_D_BY3_B4 L30 QDR2_D_BY7_B0 T25
QDR2_D_BY3_B5 J31 QDR2_D_BY7_B1 U25
QDR2_D_BY3_B6 J30 QDR2_D_BY7_B2 T26
QDR2_D_BY3_B7 G31 QDR2_D_BY7_B3 U26
QDR2_D_BY3_B8 H30 QDR2_D_BY7_B4 R27
QDR2_D_BY4_B0 AG30 QDR2_D_BY7_B5 R26
Table A-3: FPGA #3 Pinout (Continued)
Signal Name Pin Signal Name Pin